在Hot Chips 29大会上，基于RISC-V内核的AI芯片Celerity一亮相就引起了开源界的关注。

Celerity的设计呈现出两个特点：

1）设计了基于RISC-V内核的多级（Tier）异构AI加速结构，兼顾计算上灵活性和能耗的要求，直接在硬件层面支持AI计算，实现更好的功能和更高的能效。

2）采用HLS+Chipsel+开源IP的敏捷设计方法，提高芯片设计速度，将芯片开发周期大幅缩短至几个月。

该芯片由密歇根大学、康奈尔大学和Bespoke Silicon Group（目前隶属于华盛顿大学）联合完成。该项目由DARPA（美国国防高级研究计划局）资助。 Celerity 的设计源代码可供下载。 （文章完）

Celerity 的多层次架构

Celerity由多层次结构组成。 （图1）它们是通用层、众核层和专业层。这三个层次是成对相互关联的。

图1 Celerity的多层架构

连接FSB 和主板的是由5 个高性能RISC-V Rocket 内核组成的通用级。通用级具有完整的计算能力，可以执行各种计算操作并与内存、I/O和板载芯片进行通信。通用级还可用于托管操作系统。通用级功能多样，能效较低，运行频率为625MHz。

通用级后面的众核级由496个低功耗RISC-V Vanilla-5标量处理核心阵列（16×31）组成，负责粗粒度和细粒度并行计算。这些Vanilla-5 处理核心通过80Gbps 全双工片上网络(NoC) 连接在一起。众核性能和能效相对受到影响。

专用级由专门用于人工智能计算的二值化神经网络（BNN）核心组成。 BNN核心可直接支持13.4M大小的9层模型（包括1个定点卷积层、6个二值卷积层和2个全连接层）。专用级功能单一但能效最高。

众核层和NoC

图2 众核Vanilla-5 标量处理核心阵列

如图2所示，众核级别使用496（16×31）Vanilla-5版本的RISC-V内核。 Vanilla结构简单易用，无需修改编译器即可高效执行C语言代码。它采用RV32IM指令集，5级流水线，有序启动。

众核级别的内部核心通过网状网络互连（图7）。网格网络的每个节点都是一个缓冲路由器，根据其位置确定X/Y坐标号，并通过正向数据包和反向数据包进行全双工连接。缓冲路由器之间通过特定的连接协议进行通信和数据传输。正向连接为80位宽，反向连接为10位宽。

图3 Vanilla-5 核心间网状网络

二值化神经网络(BNN)

Celerity 专用级（图1 最右侧）集成了二值化神经网络(BNN) 加速器。

图4 二值神经网络计算流程示意图

该神经网络由1 个定点卷积层、6 个二值卷积层和2 个全连接层组成。文献显示，采用这种结构的神经网络在CIFAR-10数据集上可以达到89.8%的准确率。可支持13.4M权重。

(a) BNN 核心架构(b) 二值化卷积模块

图5 BNN架构和二值卷积模块

在二值卷积的计算过程中，每两个特征图与3个卷积核进行卷积，生成3组累加的下一级特征图。

BNN结构既可以看作是Celerity芯片的亮点，也可以看作是它的缺点。

为什么Celerity的BNN在实际应用中很难使用？

Celerity多层次架构的瓶颈在哪里？

众核层面存在哪些问题和应用难点？

附录：

Celerity开源地址：http://opencelerity.org/

众核级别开源地址：https://bitbucket.org/taylor-bsg/bsg_manycore/src/master/

BNN开源地址：https://github.com/cornell-zhang/bnn-fpga

关于张量芯片

TensorChip的核心研发团队由来自北美AI巨头瑞萨、中国的芯片和人工智能领域的资深专家组成。致力于全球领先的AI算法-芯片协同设计（计算核心协同），专注于AI算法。以及芯片系统在应用领域的实现。合作伙伴包括兆易创新、深圳清华大学研究院、新松机器人、四维图新等国内顶尖技术领军企业。